为什么在Verilog设计中不能合成显示、初始？

你知道，这是一种硬件描述语言，它描述硬件电路。

显示就是显示信息，在描述硬件的时候，如何显示一些信息呢？

initialse是初始化，你怎么能在开始时给一些信号一个初始值，然后立即撤消它？

这在硬件电路中是不可能的。

这些东西都不能映射到实际电路。

可以转换为实际电路的模块。

带有 $ 的系统任务（例如 $display）是非综合模块。

从通知来看，它将被忽略。 但是，不建议将初始语句嵌入到可合成的 ** 中。 这可能会导致设计不可移植。

这种情况比较复杂，建议在CSDN技术社区网络上找到准确的答案。

附加信息：英语是一种西日耳曼语，最早在中世纪早期在英国使用，由于其广阔的殖民地，它是世界上使用最广泛的语言。 英国人的祖先盎格鲁部落是日耳曼部落之一，后来迁移到英国称为英格兰的地区。

这两个名字都来自波罗的海半岛的安格利亚。 该语言与弗里斯兰语和下撒克逊语密切相关，其词汇受到其他日耳曼语言的影响，尤其是北欧语（北日耳曼语），主要用拉丁语和法语书写。 英语已经发展了 1,400 多年。

==（这不是胡说八道吗）在初始化时

通常，它用于在程序模块的开头初始化数据，并清除寄存器、输出和其他变量。 特别是，它在测试台中非常常见，也用于初始化。

测试模块通常用于给出初始信号值，但不需要实现实际功能，因为它是不可合成的。

如果无法合成初始语句，最好使用 FPGA 而不是初始语句。

如果使用 initial，则只能使用它来设置寄存器的初始值。

要工作，您必须给出一个时钟时钟，然后指定信号翻转一次的时钟周期数。 这样灯就会闪烁。

100 的写入也是不可合成的，只能在测试台中使用。

当你上硬件时，要注意哪些verilog语句可以合成