如何理解 FPGA 中程序的 RAM

FPGA 通过 LUT 实现逻辑，LUT 最重要的部分是 RAM，它用于存储您的设计转换为的真实 CI 表。 例如，如果你有 4 个输入，那么这 4 个输入产生的组合逻辑结果最多是 16 个结果的 4 次方 2，FPGA 对应这 16 个结果的 4 个输入地址，输入生成一个 4 位地址，在 RAM 中找到相应的结果， 从而输出相应的结果。

你的理解基本正确，LUT使用的柱塞没有在一起，而渣基轮是分布的。 此外，还有一大块RAM用于系统设计。

这些RAM中的数据在断电后会丢失，这也是FPGA和CPLD的区别，FPGA每次上电时都必须从外部闪存或****bit流出。

公羊的内部进入内部。

FPGA内部的RAM分为两部分，一部分是用于LUT的分布式RAM，另一部分是块RAM

RAM）是用于存储数据的专用RAM，也就是说，在系统设计中需要使用较大的数据存储区域（如FIFO、SRAM等）。

FPGA 通过 LUT 实现逻辑，LUT 最重要的部分是 RAM，它用于存储您的设计转换为的真值表。 例如，如果你有 4 个输入，那么这 4 个输入产生的组合逻辑结果最多是 16 个结果的 4 次方 2，FPGA 将对应 4 个输入地址对应的 16 个结果，输入会生成一个 4 位地址，然后在 RAM 中找到对应的结果， 从而输出相应的结果。

你的理解基本正确，LUT使用的RAM不是一起的，而是分布式研磨的。 此外，还有一块RAM是盲目的，并且对于系统设计来说是复发的。

这些RAM中的数据在断电后会丢失，这也是FPGA和CPLD的区别，FPGA每次上电时都必须从外部闪存或****bit流出。

公羊的内部进入内部。

我不知道我有没有说清楚。

还行。 如果处理得当，你可以读很多东西。

例如，如果你遵循以下想法，你可以阅读 2：：

假设有一个时钟 A，您想在 A 的上升沿到达时读取 1，在下降沿到达时再读取 1。 你设置了一个 2 位变量 i，然后你用一个周期比 a 小得多的时钟 b 来监控 a（这可以通过在 b 的上升沿到达时将 i 的低位移动到左边一个地方来完成，使其成为 i 的高位，然后将 a 的电平值分配给 i 的低位）， 因此，当 A 较低时，I ="00"，当 a 的上升沿到达时，i="01"，当 A 为高电平时，i="11"，当下降沿到达时，i="10"。

然后你可以在 i="01"从 RAM 读取数据时，在 I="10"读取另一条数据。

这使得可以在一个 A 周期内从 RAM 读取 2 个数据。

至于RAM地址有没有变化，数据是可以读取的，需要看一下RAM数据表，弄清楚它是如何读取的，是如何存储的。 —

DDR RAM，上升沿和下降沿各读取一次，不知道可行吗？

现场可编程门阵列：啊

我的猜测是有人犯了一个概念上的错误。

顾名思义，所谓的FPGA配置文件是用来配置FPGA的，它存储了FPGA内部可定制电路单元的工作模式（如SRAM组成的LUT的真值表、单元之间的连接关系等）。 简单来说，FPGA是一种可定制的集成电路，配置文件存储了有关如何构建集成电路的信息。 加载FPGA后，根据配置文件中的信息初始化内部单元，并按预期开始工作。

因此，配置文件总是存储在它应该存储的位置，无论是在片上还是片外，但它肯定是非易失性存储器中的一个。 无论是在加载之前还是之后都没有关系。 FPGA加载后的工作状态是这个配置文件的体现，但如果加载后将配置文件存储在FPGA中，则在概念上并不清晰。

位格式在 FPGA 中，在电源故障时丢失。

MCS 等格式存储在片外并永久存储。